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課程名稱 |
電腦輔助積體電路系統設計
Computer-aided Vlsi System Design |
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開課學期 |
101-1 |
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授課對象 |
電機資訊學院 電子工程學研究所 |
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授課教師 |
盧奕璋 |
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課號 |
EEE5022 |
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課程識別碼 |
943 U0240 |
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班次 |
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學分 |
3 |
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全/半年 |
半年 |
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必/選修 |
選修 |
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上課時間 |
星期四2,3,4(9:10~12:10) |
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上課地點 |
電二143 |
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備註 |
ICS組與EDA組碩士生在學期間二選一核心必修課程之一
總人數上限：80人 |
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Ceiba 課程網頁 |
http://ceiba.ntu.edu.tw/1011CVSD |
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課程簡介影片 |
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核心能力關聯 |
核心能力與課程規劃關聯圖 |
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課程大綱
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為確保您我的權利,請尊重智慧財產權及不得非法影印
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課程概述 |
Computer-Aided VLSI System Design |
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課程目標 |
Verilog, Synthesis, DFT/ATPG, Static Timing Analysis, Placement and Routing, DRC/LVS/LPE, Verification |
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課程要求 |
9 Labs, 7 Homework Assignments, 1 Midterm, 1 Group Final Project |
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預期每週課後學習時數 |
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Office Hours |
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指定閱讀 |
TBA |
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參考書目 |
TBA |
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評量方式
(僅供參考) |
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No. |
項目 |
百分比 |
說明 |
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1. |
Project |
25% |
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2. |
Midterm |
25% |
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3. |
Homework |
40% |
Homework 1~7 |
4. |
Lab |
10% |
9 Labs, each 1%
Extra 1% if you complete all 9 Labs |
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週次 |
日期 |
單元主題 |
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第1週 |
9/13 |
Introduction (Lab 0) |
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第2週 |
9/20 |
Verilog - I |
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第3週 |
9/27 |
Verilog - II |
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第4週 |
10/04 |
Verilog - III (Lab 1) |
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第5週 |
10/11 |
Verilog - IV (Lab 2) |
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第6週 |
10/18 |
Synthesis - I [2012/10/25 20:47 20121017_CVSD_6_SynthesisPart1.pdf 更新] |
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第7週 |
10/25 |
Synthesis - II (Lab 3) |
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第8週 |
11/01 |
ATPG/DFT (Lab 4) [2012/10/25 20:45 更新20121101_CVSD_9_Testing.pdf] |
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第9週 |
11/08 |
Midterm |
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第10週 |
11/15 |
University Holiday |
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第11週 |
11/22 |
Static Timing Analysis (Lab 5) |
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第12週 |
11/29 |
Placement and Routing - I (Lab 6) |
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第13週 |
12/06 |
Placement and Routing - II (Lab 7) |
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第14週 |
12/13 |
DRC/LVS/LPE (Lab 8) |
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第15週 |
12/20 |
Verification (Lab 9) |
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第16週 |
12/27 |
Project Presentation - I |
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第17週 |
1/03 |
Project Presentation - II |
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第18週 |
1/10 |
Project Presentation - III |
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